终端匹配和反射

对单端I/O标准需要终端电阻情况的讨论

  1. 信号类型: 单端I/O标准在较慢的数据速率下通常不需要终端电阻。
  2. 反射问题: 长线路会导致信号反射，尤其是在高频应用中。即使信号频率低于100MHz，也会导致信号反射。
  3. 传输线效应: 当信号线变为传输线时，反射会影响信号质量。
  4. 上升时间与终端规则:
    • 基本规则: 如果上升时间 r i s e t i m e < 2 × F T rise_{time} < 2 \times FT risetime​<2×FT ，则需要终端匹配和迹线阻抗控制。，其中 F T FT FT 是信号通过特定长度的PCB迹线或电缆计算得到的飞行时间
    • 飞行时间公式: F T = TraceLength × D K 11.8 FT = \frac{\text{TraceLength} \times \sqrt{D_{K}}}{11.8} FT=11.8TraceLength×DK​ ​​（以纳秒和英寸为单位， D K D_{K} DK​ 是PCB板的介电系数）。
  5. 传播延迟: 传播延迟等于上升时间加上飞行时间。
  6. 终端设计考虑: 在活动设备的输入引脚上需要考虑终端设计，即使在低电压CMOS和TTL信号中。

例如，对于一个 10 MHz 的总线，可以根据比特率来计算比特时间。比特率（Bit Rate）与频率（Frequency）之间的关系是：比特率等于频率。
Bit Rate = 10  MHz = 10 , 000 , 000  bps \text{Bit Rate} = 10 \text{ MHz} = 10,000,000 \text{ bps} Bit Rate=10 MHz=10,000,000 bps

Bit Time = 1 Bit Rate = 1 10 , 000 , 000 = 0.0000001  seconds = 100  ns \text{Bit Time} = \frac{1}{\text{Bit Rate}}= \frac{1}{10,000,000} = 0.0000001 \text{ seconds} = 100 \text{ ns} Bit Time=Bit Rate1​=10,000,0001​=0.0000001 seconds=100 ns
F T = TraceLength × D K 11.8 = 60 × 4 11.8 = 10.16 n s FT = \frac{\text{TraceLength} \times \sqrt{D_{K}}}{11.8}= \frac{60 \times \sqrt{4}}{11.8}=10.16ns FT=11.8TraceLength×DK​ ​​=11.860×4 ​​=10.16ns
但在5英尺(60英寸)的电缆排列中，我们可能会在 2 N × 10 n s 2N \times 10ns 2N×10ns的时间戳上接收到反射信号，即20、40、60ns。我们不能使用超过60ns的上升时间，因为这将消除整个比特时间。如果 D K = 4 D_{K}=4 DK​=4、 2 F T = 20.32 n s 2FT= 20.32ns 2FT=20.32ns，那么这里可能是不能使用超过40ns的上升时间。书上计算，可能是按照 D K = 6 D_{K}=6 DK​=6去计算，得出不能使用超过60ns的上升时间。

  • 这些情况要求对迹线阻抗进行控制，并在活动设备的输入引脚上进行某种类型的终端匹配，即使是在通常不需要终端匹配的3.3V CMOS和5V TTL信号下。3.3V CMOS和5V TTL信号通常被设计为在低电流下运行，这些低电流可能会导致逻辑电平无法被识别，同时终端匹配会拉取大量电流，其中电流大小具体取决于I/O电压大小。为了解决上述问题，设计者可以选择使用 AC 终端、串行终端或非常低的 I/O 电压。这些方法能够让信号在 I/O 缓冲器的电流驱动能力范围内工作。设计人员需要计算或模拟终端会拉取多少 DC 电流，以确定这个电流是否在芯片输出缓冲器的能力范围之内。

频率解释

  1. 频率影响：通常，当信号频率超过 10 MHz 时，迹线阻抗（trace impedance）和终端匹配（terminations）变得非常重要。这是因为高频信号对阻抗不匹配的敏感性更强，可能导致信号反射和失真，从而降低信号质量。
  2. 低于 10 MHz 的情况：在频率低于大约 10 MHz 时，迹线阻抗的保持|连续并不容易，因为它不能被维持为恒定值且与频率无关。这意味着在这个频率范围内，迹线阻抗会随着频率的变化而不同，而不是保持恒定的值。
  3. 宽带数字信号与正弦波：在低于 10 MHz 的情况下，尽管仍然存在追踪阻抗，但由于其随频率变化，只有正弦波形信号可以实现匹配阻抗。宽带数字信号（如快速上升沿的方波信号）则无法做到这一点，因为这些信号包含了多个频率成分，而不同频率的成分会遭遇不同的阻抗。
  4. 使用阻抗匹配的优势：幸运的是，在需要较高频率的应用中（即超过 10 MHz），我们能够使用阻抗匹配的终端和走线，这有助于提升信号完整性，减少反射和失真。

拓扑结构

一些在几 MHz 或几 mHz 范围内缓慢变化的信号通常被认为是“慢信号”，这些信号不需要终端和阻抗控制，除非它们由同一类型引脚上驱动非常快速（例如 DDR3）信号的芯片所驱动。在这种情况下，它们会具有快速的上升时间，并触发上述公式。因此，在 10 MHz 以下，我们必须检查驱动它们的缓冲器的类型。如果它们确实需要终端匹配，那么我们必须根据其上升时间计算阻抗(查资料显示，这个公式好像是计算带宽的公式，为什么书里面说是计算阻抗)，公式为 f = 0.35 t r f = \frac{0.35}{t_r} f=tr​0.35​，或者按其半波特率的第五次谐波，而不是按照数据速率进行计算。对于时钟信号，则使用拐点频率或时钟频率的第五次谐波。SERDES 信号在半波特率下进行分析，这被称为奈奎斯特频率。由电源/系统管理胶水逻辑、微控制器、开漏总线、逻辑门和 EEPROM 驱动的信号上升时间足够慢，可以在没有阻抗控制和终端匹配的情况下使用。与其每个信号都计算公式以确定在 10 到 200 MHz 数据速率下是否需要终端，不如使用类别和接口或设备类型来简化判断。另一个线索是，如果缓冲器无法向匹配终端提供足够的电流，那么它也不需要阻抗控制的走线。在高于 1.5V 的 VIO 下，大多数芯片都无法达到所需电流。在 1.8V 时，所需电流为 24mA；在 3.3V 时，所需电流为 217mA。

  胶水逻辑（Glue Logic）是指用于连接不同数字电路或模块的简单逻辑电路，通常是由基本的逻辑门（如与门、或门、非门等）构成。胶水逻辑的主要功能是在复杂系统中实现信号的适配、互联和转换，以确保不同组件之间能够顺利通信。

差分I/O标准总是使用终端匹配，特别是差分时钟信号。一些芯片具有内置的输入终端电阻（片上终端，ODT），而另一些则没有；不幸的是，在许多情况下，数据手册中并没有清楚地说明这一点。我们可以在接收器输入处添加一些DNP终端电阻。这对于参考时钟输入尤其是一个问题。高于2Gbps的高速数据线通常具有匹配阻抗的集成终端，因此在电路板上添加额外的DNP电阻会通过stub和寄生电容扭曲信号。

有时候，电路图中的电阻器是一种偏置电阻，用于在输出驱动器上产生电流并降低电压，而不是终端电阻。但如果其值与线路阻抗相匹配，那么它也会作为终端电阻，这在 CML（电流模式逻辑）及其 50 欧姆上拉电阻中很常见。HCSL（高差分信号逻辑）和 LVPECL（低电压正发射极耦合逻辑）输出需要下拉的偏置电阻，具体为 49.9 欧姆和 130 到 200 欧姆，具体取决于缓冲器的供电电压。如果电阻可能集成在设备中，那么我们就不需要在电路板上再添加它。数据手册应帮助选择电阻值。有时，输入终端是信号与接收芯片生成的 VTT 电压之间的连接，或者它们需要一个不对称的泰文宁终端，以便将输入偏置到所需的 VTT 电平，同时接收一个 AC 耦合的信号。

 CML是“Current Mode Logic”（电流模式逻辑）的缩写。它是一种用于高速数字电路的信号传输标准，常用于通信和数据处理设备中。CML 的主要特点包括：高速度：CML 设计用于在高频率下操作，适合于需要快速信号切换的应用。低电压摆动：与传统的电压模式逻辑相比，CML 使用较小的电压摆动，这可以减少功耗并提高信号完整性。差分信号：CML 通常使用差分对（pair）来传输信号，有助于降低噪声和提高抗干扰能力。

 不对称泰文宁终端（Asymmetrical Thevenin Termination）是一种用于电路中信号输入端的终端配置，旨在优化信号完整性和稳态偏置。其基本原理基于泰文宁定理，将复杂的电路行为等效为一个简单的电压源和串联电阻。

终端位置可以在源（TX）处串联、在源处并联，或在远端（负载/RX 或多点总线的末端）并联。并联终端电阻可以将信号线连接到地、VDD、VTT（终端电压，通常是 VDD/2），或连接到差分对中的补充信号（差分终端）。如果我们将终端连接到 VTT，那么就需要一个电压调节器来生成 VTT 电压轨，通常使用快速响应的 LDO（线性稳压器）或小型开关降压稳压器。

我们还为 VTT 电压创建一个小的功率形状，称为“终端岛”(Termination island)，通常位于表面层，以便许多终端电阻可以直接连接到它。我们还需要为终端岛提供去耦，通常每 3 到 5 个信号使用一个 0402 封装的 100nF 电容。

  “Termination island”（终端岛）是一个电路设计概念，主要用于高频信号的串联或并联终端布局。在高速数字电路中，为了减少信号反射和改善信号完整性，需要对信号线进行终端处理，而终端岛就是专门为这种终端配置提供支持的电源或接地区域。
  在设计中，termination island 通常被放置在电路板的表面层，以便多个终端电阻可以方便地连接到这个共用的电压轨（如 VTT，通常是 VDD/2）。这种布局可以帮助确保所有终端电阻都能有效地提供所需的终端电压，从而降低信号反射，提高信号质量。
  此外，termination island 还需要适当的去耦电容，以确保其具有足够的稳定性和低阻抗，因此一般会在终端岛附近放置多个陶瓷电容器（例如，0402 封装的 100nF 电容），以过滤高频噪声并为终端电阻提供瞬时电流需求。

通过合理的设计，termination island 可以显著改善高速信号的性能，并降低电路中由于不匹配引起的信号失真。

并联终端也可以是“泰文宁”(Thevenin)类型，当一个 2*Z0 值的电阻连接从信号到地，而另一个连接到 VDD。这有助于将信号拉向中间。在对称标准（如 LVCMOS1V8）的情况下，它将更对称，因此在高低阈值之间花费的时间相等。泰文宁终端还有助于降低输出驱动电流的能力需求。例如，如果我们有一个 1.5V CMOS 系统，并希望使用 50 欧姆电阻与地进行阻抗匹配的末端终端，那么输出缓冲器必须在高电平时驱动 28mA，在低电平时驱动 0mA。具备 28mA 驱动能力的高速缓冲器几乎不存在。但是如果我们使用 100 欧姆的泰文宁终端，连接到 1.5V 电源轨和 100 欧姆接地，仍然保持 50 欧姆的阻抗，那么我们的缓冲器只需驱动一半的电流，即 14mA。更精确地说，在逻辑高时为 +14mA，在逻辑低时为 -14mA。我们可以找到许多 FPGAs 可以做到这一点，最高可达 16mA，甚至有一些达到 24mA。电阻值可以与 Z0 匹配，或者大于、小于或不对称，以帮助处理已经在垂直方向上不对称的信号。上部分电阻需要提供返回电流路径到地平面，所以需要在泰文宁终端电阻器之间放置去耦电容器，连接在 VDD 和 GND 之间。替代泰文宁方案，我们可以使用一个连接到 VTT 的单个电阻，由 VDD/2 电压的 VRM 驱动。在稳态期间，这将消耗比两个电阻的泰文宁配置更少的功率，因为泰文宁的上下电阻不断从 VDD 电源抽取电流。
在这里插入图片描述

图2.2 Termination options.

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图2.3 Mid-bus waveforms with different terminations, on a 12MHz 1V CMOS signal with an 18” long bus, LTspice simulations.

方法A：完全不使用终端

条件：

  1. 往返飞行时间（FT）：

    • 往返飞行时间必须显著小于升起时间和比特时间。
    • 具体条件表达为： 2 × F T < t R I S E < t B I T 2 \times FT < t_{RISE} < t_{BIT} 2×FT<tRISE​<tBIT​

  2. 升起时间（t_RISE）：

    • 信号从低电压水平过渡到高电压水平所需的时间。

  3. 比特时间（t_BIT）：

    • 数据传输中一个比特周期的持续时间。

考虑因素：

  • 当上述条件满足时，可以选择不使用终端电阻。
  • 然而，即使选择这种方法，也可能会有信号完整性方面的担忧。过冲和欠冲可能导致硅芯片的额外压力，从而可能减少平均故障间隔时间（MTBF）。

总之，通过确保往返飞行时间远小于升起时间和比特时间，可以消除对信号终端的需求。然而，必须仔细考虑这对信号质量和芯片可靠性的影响。

方法B：完全匹配的终端

方法B是指在信号源（串联）和远端（并联）进行 trace 阻抗（Z0）匹配的终端。这种方法称为“全终端”(full termination)。

优点：

  • 消除振铃和反射：通过匹配阻抗，这种方法可以消除由于不匹配引起的所有振铃和反射。
  • 快速切换输入：输入信号可以在入射波到达时立即切换，而无需等待反射完成最终电压水平。

逻辑高电平：

  • 在这种配置下，单端逻辑高电平将为 VDD 的一半，这由串联的发射器（TX）和并联的接收器（RX）终端电阻的电压分压器形成。
  • 该方法仅适用于差分 I/O 标准，其中信号幅度可能会降低，但仍然可以通过差分放大器恢复信号。

注意事项：

  • 在 CMOS 中，VDD 一半的信号电平不能被检测为高逻辑电平。

方法B通过完全匹配的终端配置提高了信号传输的完整性，消除了大部分反射问题。尽管如此，其应用范围受到限制，仅适用于差分 I/O 标准，并且其逻辑高电平的检测能力需要注意。

方法C：源端串联终端，仅进行阻抗匹配

方法C指的是仅在信号源处进行串联终端，并进行阻抗匹配。这种方案下，远端将会有一次反射，但这将是最后一次。

特点：

  • 反射与振铃：远端设备会看到一些振铃现象，但中间总线设备将会看到一个两步波形。
  • 信号设置时间延长：对于中间设备而言，信号的设置时间将会更长，时间为往返飞行时间，而不是基于长度的一次性飞行时间。

高电容负载影响：

  • 如果电容负载较高，会显著减慢信号传输速度，使其无法在给定的数据速率下达到适当的逻辑电平。
  • 为了满足设计要求，RC 延迟必须小于往返延迟，且往返延迟必须小于比特时间的一半——理想情况下，这个值要远小于这个阈值，以满足设置时序。

数学条件：

  • 需要满足以下条件： R × C < < 2 × F T < < 0.5 × t B I T R \times C << 2 \times FT << 0.5 \times t_{BIT} R×C<<2×FT<<0.5×tBIT​

方法C通过在源端实施串联终端并进行阻抗匹配，可以减少反射和振铃，但可能导致中间设备的信号设置时间增加。高电容负载可能影响信号质量，因此在设计时需要仔细考虑 RC 延迟与往返延迟之间的关系，并进行相应的仿真分析。

方法D：仅源端串联终端，使用阻尼电阻（Rs << Z0）

特点：

  • 反射与振铃：在这种方案下，信号传输会产生来自两端的多次反射，并出现振铃现象，伴随过冲和欠冲。
  • 波形特性：远端设备会看到一些振铃，中间总线设备则会看到一个两步波形，包括一个大步骤和一个小步骤。

设计要求：

  • RC 延迟：阻尼电阻与总线电容的 RC 延迟必须与往返飞行时间相当，但应小于比特时间的一半——理想情况下，这个值应该远小于该阈值，以满足设置时序。
  • 数学条件为： 2 × F T < R × C < < 0.5 × t B I T 2 \times FT < R \times C << 0.5 \times t_{BIT} 2×FT<R×C<<0.5×tBIT​

电压特性：

  • 过冲峰值电压：远端的过冲峰值电压可达到： V p k = 2 × V D D × ( Z 0 Z 0 + Z s r c ) V_{pk} = 2 \times V_{DD} \times \left( \frac{Z_0}{Z_0 + Z_{src}} \right) Vpk​=2×VDD​×(Z0​+Zsrc​Z0​​)
  • 中间总线点的电压：虽然中间总线点的过冲峰值较低，但仍存在一个平台：
    • 上升沿时平台高度为： V P L = V D D × ( Z 0 Z 0 + Z s r c ) V_{PL} = V_{DD} \times \left( \frac{Z_0}{Z_0 + Z_{src}} \right) VPL​=VDD​×(Z0​+Zsrc​Z0​​)
    • 下降沿时平台高度为： V P L = V D D − V D D × ( Z 0 Z 0 + Z s r c ) V_{PL} = V_{DD} - V_{DD} \times \left( \frac{Z_0}{Z_0 + Z_{src}} \right) VPL​=VDD​−VDD​×(Z0​+Zsrc​Z0​​)

注意事项：

  • 需要进行仿真以验证设计的有效性。
  • 任何源端串联终端都会减慢上升时间并限制数据速率。
  • 有时我们可能不进行 trace 阻抗控制，而是“希望”其值在 30 到 80 欧姆之间。

方法D通过在源端添加阻尼电阻，可以有效地控制反射和振铃现象。然而，这也可能导致信号上升时间延长，从而限制数据传输速率。在设计时，需要严格控制 RC 延迟，并考虑进行适当的仿真分析。

阻尼电阻

阻尼电阻（Damping Resistor）是一种用于电路中的电阻器，主要作用是减小或消除信号波形中的振铃、过冲和欠冲等不希望出现的现象。其阻值一般较低（如5至33欧姆），通常连接在信号源与负载之间。

功能
  • 减小振铃：通过提供一个额外的衰减路径，阻尼电阻可以减少由反射引起的信号振铃。
  • 降低过冲/欠冲：在高速数字信号中，由于快速切换造成的过冲和欠冲可以通过添加阻尼电阻来限制。
  • 改善信号质量：阻尼电阻可以帮助实现更平滑的信号波形，满足逻辑电平要求。
工作原理

当信号经过阻尼电阻传输时，电阻会消耗一部分信号的能量，从而减小信号的尖峰（过冲和欠冲）。其作用类似于对信号进行"滤波"，使信号更稳定。

设计考虑
  • 阻值选择：选择合适的阻值非常重要，阻值过低可能无法有效阻尼振铃，而阻值过高则可能影响信号传递速度和形状。
  • 与总线特性匹配：在设计时需要考虑总线的特性阻抗，以确保最佳的信号完整性。
应用场景

阻尼电阻广泛应用于高速数字通信、射频电路、音频电路等领域，尤其是在涉及长距离信号传输时尤为重要。

方法E：源端使用并行终端

概述

  • 终端类型：源端使用并行终端，具有阻抗匹配。
  • 反射情况：从远端会产生一次反射，这被认为是该方案中的最后一次反射。
  • 电压水平：由于没有电压分压效应，因此电压水平不会降低，从而保持信号完整性。

主要特性

  • 过渡控制：

    • 新的信号过渡应在上一轮反射返回到源之前不开始。这对于通信速率造成了一定的限制。

  • 驱动要求：

    • 需要强大的输出驱动能力，并且使用低电压信号以确保可靠的通信。

  • 对中间总线设备的影响：

    • 任何位于总线中间的设备将感知到一个两步波形。这导致这些设备的信号设置时间延长，大约等于信号的往返延迟。

限制

  • 拓扑限制：
    • 此终端方法不适用于多点总线配置，仅适用于点对点拓扑。

方法E通过阻抗匹配和避免过多反射，为点对点连接提供了有效的终端。然而，其在信号过渡和中间设备操作方面的限制，使其在多个设备共享单一总线的场景中应用受到限制。

方法F：远端并行终端

  • 终端类型：仅在远端进行的并行终端，具备阻抗匹配。
  • 反射情况：这种方法防止了来自远端的反射波，因此多点总线上的所有设备均可对入射波进行响应；不会产生反射波，确保波形完美。

主要特性

  • 电流要求：

    • 输出驱动器需要具备非常高的电流能力，在3.3V CMOS下，要求电流达到60mA以上。这一要求在大多数芯片中难以实现。
    • 但在1V到1.8V CMOS中，使用泰文宁模式（Thevenin mode）时，仅需提供17至24mA，这在一些设备上是可以实现的。

  • 适用场景：

    • 主要用于差分信号类型，因其电压水平较小。
    • 例如，一个0.8Vpp的差分驱动器只需向100欧姆的差分终端电阻提供8mA的电流。

方法F通过在远端实现并行终端，有效地消除了反射波，确保多点总线上的各个设备都能正确响应入射信号，从而获得完美的信号波形。尽管对输出驱动器的电流能力要求较高，但当使用较低电压的CMOS技术时，可以找到一些能够满足这一需求的设备。

方法G：双端并行终端

  • 终端类型：在源和负载两端均进行的并行终端，具备阻抗匹配。
  • 反射与振铃：这种方法消除了由于不匹配和不连续性造成的所有振铃和反射。

主要特性

  • 电压分压效应：

    • 消除了电压分压效应（失真的电压水平），允许以更高的速率向电容负载提供高电流驱动和快速的边沿速率，同时也消耗大量功率。

  • 适用场景：

    • 这种方法常见于许多千兆位每秒的数据传输速率。
    • 典型的SERDES收发器使用经过校准的单端50欧姆（或Z0匹配）并行终端连接到远端接收电路内部的偏置电压，并在源发送电路内部使用50欧姆的上拉/偏置电阻（作为驱动器的电流模式同时充当终端）连接到VDD。

  • 反射问题：

    • 虽然消除了由终端值引起的所有反射，但在高数据速率下，PCB的不连续性仍会导致反射。

  • AC耦合要求：

    • 由于偏置VTT终端方案，信号必须进行交流耦合。

  • 内部终端电阻校准：

    • 内部终端电阻在上电时自动校准为1%的电阻，连接到ASIC校准引脚。
      方法G通过在源和负载两端实施并行终端，有效地消除了反射和振铃，确保了信号的完整性并允许高性能的数据传输。尽管这种方法的功耗较高，但其在千兆位每秒级别的数据通信中表现出色，特别是在需要精确控制信号质量的应用中。

方法H：远端并行交流终端

  • 终端类型：仅在远端进行的并行交流终端。
  • 阻抗匹配：使用39到60欧姆的电阻与10pF到10nF的电容串联。

主要特性

  • 功耗降低：

    • 该方法旨在减少功耗，同时尽力匹配阻抗，消除了多点总线信号平台现象。

  • 激活条件：

    • 这种终端仅在信号过渡和过冲期间被激活，不应影响最终的逻辑电平。

  • 充电要求：

    • 为了确保有效工作，电容需要在一个比特时间的一半内充电，但同时要在初始振铃的第一个周期保持充电，这取决于信号线路的飞行时间。

  • 数据速率与长度限制：

    • 上述两个要求在某些数据速率或总线长度下开始出现矛盾。因此，需要进行仿真来验证其有效性。

  • 公式计算：

    • 可以使用以下公式来评估性能和设计参数：
      • ( 2 \times FT < R \times C << t_{BIT} )
      • 常用于计算电容值的公式为：( C = \frac{2 \times FT}{R} )（单位为ns和nF），其中 ( R = Z_0 )。
      • 最大数据速率的计算公式为：( f_{MAX} = \frac{1}{10 \times 2 \times FT} )。
        方法H通过采用远端的并行交流终端，有效地降低了功耗，并能够在特定条件下实现阻抗匹配。尽管在高数据速率和较长总线情况下可能面临挑战，但合理的设计和仿真可以帮助优化系统性能，使其适用于多种高速通信应用。

方法I：远端不匹配并行终端

  • 终端类型：仅在远端进行的不匹配并行终端，电阻值 ( R_p ) 约为 ( 0.7 ) 到 ( 4 \times Z_0 )。

主要特性

  • 过冲幅度减少：

    • 此方法有助于降低过冲幅度，并缩短整体振铃衰减时间，同时减少输出驱动器的电流消耗。

  • 输出电流限制：

    • 输出电流不能超过数据手册中列出的最大输出电流。这一要求确保了系统的稳定性和可靠性。

  • 兼容性：

    • 该方法适用于LVCMOS（低电压互补金属氧化物半导体）逻辑，且输出电流在可编程FPGA I/O引脚驱动器的承受范围内。

  • 组合终端需求：

    • 在未结合其他终端方案的情况下，过冲幅度可能非常高。建议与小值的源串联终端（5到15欧姆）结合使用，以进一步控制信号完整性。

方法I通过在远端实施不匹配并行终端，提供了一种有效的方式来减少信号的过冲和振铃现象，并保持较低的电流消耗。然而，其在高过冲幅度下的性能需要通过与适当的小值源串联终端相结合来优化，以确保信号质量和系统功能的稳定性。

方法J：源端并行交流终端

  • 终端类型：仅在源端进行的并行交流终端。
  • 阻抗匹配：采用39到60欧姆的电阻与10pF到10nF的电容串联。

主要特性

  • 消除反射：

    • 该方法有效消除了在源端的第二次反射，从而提高了信号完整性。

  • 兼容性：

    • 可以与远端终端类型结合使用，而不是同时在两端使用匹配的并行终端。这种配置需要较少的输出驱动电流。

  • 速度限制：

    • 与仅在远端实施的交流终端方法相同，适用的速度限制条件为：
      • ( 2 \times FT < R \times C << t_{BIT} )

方法J通过在源端实施并行交流终端，为系统提供了一种高效的解决方案，以消除不必要的信号反射，并降低对输出驱动电流的需求。这种方法在设计时同样需遵循一定的速度限制，以确保信号质量并优化整体性能。可以与其他类型的远端终端结合使用，使其在多种应用场景中更加灵活。

如果信号上升时间长于PCB线路（或电缆）的往返延迟，则通常不需要终端。这种情况通常发生在短总线结合低数据率（低于50MHz）或长总线与非常低的数据率（如5-10MHz）时。否则，未终端的线路会产生反射，这些反射在信号转换（边沿）后表现为平台和振铃。即使线路是匹配终端，寄生的RLC参数仍然会导致一些较弱的平台出现，因此需要进行仿真和调整。振铃的第一个周期幅度最大，持续时间为 ( 4 × F 4\times F 4×F,振铃的第一个周期通常是幅度最大的)。因此，脉冲宽度（时钟周期的一半，或一位数据）必须至少为该值的2到10倍 (为了确保信号能够在足够的时间内达到稳定状态并被正确识别，需要有一个足够长的脉冲宽度。一般来说，脉冲宽度需要至少是振铃周期的2到10倍，以给信号提供足够的时间来过渡到稳定状态。)，这意味着在这些方案中，脉冲宽度必须是飞行时间的8到40倍，除了完全终端的情况。例如，如果振铃周期与信号周期相当，那么我们无法抑制振铃而不影响信号。这适用于源端串联终端（具有阻抗匹配或小值阻尼）以及并联RC终端。

我们需要运行信号完整性（SI）仿真，估算迹线段长度和IBIS模型，以查看在给定设计中是否有上述三种情况可行，同时调整被动元件参数，或者在可用的情况下调整芯片驱动强度。目标是保持可接受的逻辑电平、单调边缘、可接受的建立时间，以及不过多的过冲（<0.1VDD）。通常，超过0.1VDD的过冲可以忽略（“绝对最大评级”在数据手册中），但在空间应用（如卫星、航天探测器、航天器）中，可接受的限制可能更低。即便是这些慢信号也需要进行信号完整性仿真，因为我们使用的是不太完美的终端方案。由于并行50欧姆无法在这些信号上使用；电压过高且电流过低，不适合并行终端。如果通过改变元件值不能使给定设计正常工作，则必须减少线路长度、降低数据速率，或者更改I/O缓冲区类型和终端方案，采用带有差分信号的并行远端类型。对于非理想的终端类型，如阻尼和交流并行远端终端，有其可用性、频率和线路长度的限制，这取决于具体情况。此点在图2.4中进行了演示。
在这里插入图片描述

图2.4 AC-termination effect depending on signal speed and bus length, mid-bus waveforms in Ltspice.

有几种拓扑结构用于不同的I/O标准，包括点对点、平衡树或平衡T型、菊花链、飞行、多个下拉或多点，如图2.5所示。信号传播到总线上的一个设备与另一个设备的方式取决于总线上有多少个设备，以及如何通过可定义的传输线段一个接一个地进行连接，或者同时进行连接，并且信号在何处终止。有些拓扑只能用于单向通信，而其他一些则可以在通信协议的角色交换过程中用于双向通信。
Bus topologies.

图2.5 Bus topologies.

多点或多重下拉总线中，一个设备将数据驱动到总线上，而多个设备在总线沿线监听数据，这种设计必须确保所有设备都能看到良好的信号波形。菊花链接口意味着一个设备的输出连接到另一个设备的输入，其输出再连接到下一个设备。基本上，多点或多重下拉是一种并行连接（在原理图中），而菊花链是串行连接。有时，人们会将没有分支或分裂、在电路板布局中逐个设备连接的多点总线称为菊花链。有许多常见的CMOS实现，如PCI、SPI、VME和LPC总线。CMOS最初并不是为终端设计的，因为它具有高电压和低电流输出，因此我们只能使用弱类型的终端，如阻尼或并联交流终端。除非我们使用低电压CMOS，在1.8V时需要24mA的驱动，而在1.5V时，16mA的驱动器可能适合于驱动阻抗匹配的并联终端。未终止的CMOS总线可能导致中间总线设备看到具有平台的两步波形，这是由于往返延迟引起的，基本上信号在逻辑水平阈值附近滞留很长时间。在LTSPICE仿真中，我们可以看到这个平台（如图2.6所示）。这也可能导致中间总线设备的亚稳定性。我们必须将平台远离逻辑阈值，并通过调整源系列和远端交流终端元件值以及总线长度（系统设计）来缩短时间，提高设置时间，进行信号完整性仿真。对于时序分析，中间总线设备看到的飞行时间并不是基于直接的路线距离，而是基于往返反射波延迟，这可能是远端设备看到的两倍，除非我们很好地进行终端。如果我们的设计不是多重下拉/点，而是点对点，例如参考时钟，那么可以忽略平台问题。例如，如果只有一个接收器，那么在信号线中间看到的平台不会对唯一的远端接收器造成任何问题。

在这里插入图片描述

图2.6 CMOS Multi-drop bus example, LTspice simulation.

多点总线只有一个驱动器和多个接收器。在多点总线上，任何设备都可以驱动总线，它们都是双向的。在这种情况下，如果总线运行速度太快或总线太长，我们需要在线路的两端进行阻抗匹配的并行终端。同时，有必要将总线布置为单一的线性走线，没有分支，这样我们只需在两端进行终端处理。

❤终端类型选择

在选择合适的终端类型时，需要考虑以下几点：

  1. 频率和总线长度:

    • 在短总线上，当频率超过150MHz时，只有并行远端终端有效，而在长总线上，当频率超过40MHz时，情况也是如此。这种方法仅适用于高电流低电压的I/O缓冲器。

  2. 源端串联终端与远端并行终端:

    • 源端串联终端结合远端并行终端仅适用于差分信号，不适用于CMOS，因为它会引入电压分压效应。

  3. 无终端配置:

    • 如果信号上升时间较慢且走线路径时间较短（即 2 ⋅ F T < t R I S E 2 \cdot FT < t_{RISE} 2⋅FT<tRISE​），可以使用“无终端”设置。

  4. 组合方案:

    • 可以使用这些方案的不同组合，例如，源AC并行与远端并行的Thevenin同时使用，或者在远端使用源阻尼与AC并行。需要在布局前的SI仿真中使用IBIS模型进行复杂效果的模拟。

  5. 最大数据总线频率:

    • 对于并行远端终端，最大数据总线频率是无限的；对于匹配的源端终端，频率限制为 0.5 / ( R S ⋅ C B U S ) > f < 1 / ( 2 ⋅ F T ) 0.5/(R_S \cdot C_{BUS}) > f < 1/(2 \cdot FT) 0.5/(RS​⋅CBUS​)>f<1/(2⋅FT)。其他类型的理论最大频率为 f < 1 / ( 5 ⋅ 2 ⋅ F T ) f < 1/(5 \cdot 2 \cdot FT) f<1/(5⋅2⋅FT)，具体情况也需要使用IBIS模型进行仿真。
    • 对于时钟（脉冲宽度为半个时钟周期）和多点总线（由端部反射产生的平台），最大总线频率为其一半，即 f < 1 / ( 10 ⋅ 2 ⋅ F T ) f < 1/(10 \cdot 2 \cdot FT) f<1/(10⋅2⋅FT)。

  6. 速度依赖于总线长度:

    • 最大速度取决于总线长度。如果是在同步或异步时序安排中，则往返访问延迟也会限制设置时序（设置时间越长，设置裕度越小）和总线频率。有关时序分析的更多信息，请参见第10章“时序分析”。

上拉电阻

在双向开漏总线（如I2C和MDIO）中，需要使用上拉电阻将信号拉至逻辑高电平，而当需要逻辑低电平时，活跃设备会将其拉至逻辑低电平。上拉电阻的值必须足够小，以确保信号在半个比特时间内迅速上升，但又不能太小，以致于芯片无法将信号拉低到输出低最大阈值以下。总线电容会减慢这些总线的响应速度，因为我们通常需要将它们布线到多个设备并经过长距离的线路。电容越大，需要的电阻值就越小。这些电阻值远高于终端电阻（线路阻抗），因此它们不作为终端。

当我们有超过八个设备时，通常会为它们创建单独的总线，例如通过可编程I2C多路复用器或模拟多路复用器来实现。

复杂的IO标准

复杂的“I/O标准”是一组参数的集合，包含终端方案、电压、网络拓扑、偏置和驱动电路设计的组合。表2.2和图2.7展示了一些这些复杂标准及其终端选项。在许多情况下，当没有VTT电源轨时，我们使用不对称的特文宁终端，这也将信号线拉至正确的偏置电平。阻尼电阻通常也会包含在内。输入和输出的偏置电阻在图中未显示，它们依赖于芯片，但通常遵循常见的方案。芯片的数据手册应能提供关于偏置和终端电阻的确切说明。

Differential I/O Standards and Voltages

标准驱动方式终端方式VcmVdiff
LVDS推挽式远端并联 100Ω 差分1.250.7
LVPECL上拉式远端并联 50Ω 单端至 VTT21.4
HCSL下拉式源阻尼 + 源并联 50Ω0.31.4
CML下拉式远端并联 50Ω 单端至 VTT-1.41.4

CMOS和TTL标准不包括任何终端方案，但我们可以在定制解决方案中添加它们。另一方面，差分类型I/O标准规范确实包括精确的终端方案。其中一些支持直流耦合和交流耦合（带有串联电容，通常为100nF）。由于某些ASIC输入具有未记录的偏置电压水平和不同寻常的电路，这可能会干扰输出驱动电路的偏置电路，因此优先考虑交流耦合。交流耦合仅适用于不断切换的信号，如时钟信号和编码的SERDES信号。

一些芯片集成了终端和偏置电阻，而另一些则需要板载电阻——我们必须查看它们的数据手册和应用说明以获得指导。高频率的SERDES链接（超过1GHz）通常使用某种类型的电流模式驱动器和交流耦合。从25Gbps开始，一些ASIC芯片集成了交流耦合电容，从而消除了板载交流电容结构并提高了信号完整性。SERDES链接信号质量通常通过眼图评估，眼图是将波形自身包裹多次，以显示不同比特因符号间干扰和反射而导致的不同电压级别和上升波形。对于低于1Gbps的板载迹线（而非长电缆），可以通过基本示波器上的简单波形进行评估。

信号调制技术 PAM4 vs NRZ Signaling

PAM4（四电平脉幅调制）

  • 定义：PAM4是一种多电平调制技术，它使用四个不同的幅度级别来表示数据。每个符号可以表示两个比特的信息。

  • 优点：

    • 更高的数据速率：每个符号可以传输更多的信息，能够在相同的带宽下实现更高的数据速率。
    • 有效利用带宽：相较于传统的二元调制（如NRZ），PAM4在频谱利用上更加高效。

  • 缺点：

    • 更复杂的接收器设计：需要更复杂的处理以区分多个电平，增加了硬件复杂性和成本。
    • 噪声敏感性：对噪声和失真更加敏感，信号完整性挑战更大。

NRZ（非归零信号）

  • 定义：NRZ是一种简单的二进制调制技术，其中“1”用高电平表示，“0”用低电平表示，没有任何归零状态。

  • 优点：

    • 简单性：生成和解码相对简单，硬件实现易于设计且成本较低。
    • 低延迟：信号切换简单，通常具有较低的延迟。

  • 缺点：

    • 频谱效率低：在相同的带宽下，无法像PAM4那样传输更多比特的信息。
    • 直流偏移问题：长时间发送“1”或“0”时可能导致接收端直流电平偏移，影响信号质量。

PAM4适用于需要高数据速率的应用，如现代数据中心和高速光网络。
NRZ适合对成本敏感且对复杂度要求较低的应用，但在速度和带宽利用率方面有所限制。

数据传输中的电平转换

有时我们需要在两个使用不同I/O标准或不同电压水平的芯片之间传输数据。这时，我们就需要采用电平转换。在某些情况下（例如胶水逻辑信号），简单的一个或两个电阻就可以满足要求；而在其他情况下（如总线），则需要电平转换芯片。单个晶体管用于反转信号。有些转换器是双VCC芯片，而其他则是单VCC剪切FET总线开关。存在1到16通道的电平转换芯片，其数据手册中提到A侧和B侧支持的电压范围。它们还指定哪个端口必须是较低电压端口。对于像I2C这样的开漏总线，市面上有专门的I2C电平转换芯片，支持两种信号，一个用于SDA，一个用于SCL。一些转换器是单向的，但可以通过方向（DIR）引脚进行控制；另一些转换器则是实时双向的，并且通常具有OE（输出使能）引脚。有些芯片对其输入的高电压具有容忍度，因此不需要中间的电压等级转换逻辑。例如，标记为“5V容忍”（5VT）的设备在3.3V电源下运行时，可以在其输入端接受5V信号，而不会损坏设备或造成5V信号的失真。在尝试转换差分信号时，准确了解两端的VCC和Vbias非常重要，但这些信息通常未在数据手册中清楚记录。在这种情况下，我们不得不使用AC耦合，以避免风险，因此只需转换差分摆幅和幅度，并处理好终端匹配。即使是相同的标准，但如果VCC或Vbias未知，例如，因为接收设备（ASIC芯片时钟输入）具有多个电压轨，并且我们不知道哪个用于时钟输入，有时甚至没有任何电压轨被使用；相反，它们可能会在内部生成另一条电压轨。图2.9中提供了一些电平转换的示例，但我们始终应查阅数据手册以获取不寻常的终端要求。如果VCC与3.3V不同，则某些终端电阻的值可能需要与图纸上显示的不同。

电平转换的方法

  1. 简单电阻分压：

    • 对于某些信号，特别是胶水逻辑信号，简单的电阻分压可以满足电压调整需求。

  2. 电平转换芯片：

    • 更复杂的场景（如总线）可能需要专用的电平转换芯片。
    • 这些芯片有多种配置：
      • 单个晶体管：可以反转信号。
      • 双电源芯片：设计用于处理两种不同的供电电压。
      • 单电源剪切FET总线开关：适合特定应用。

  3. 通道数量：

    • 电平转换芯片可以提供从1到16个通道。
    • 数据手册提供有关A侧和B侧支持的电压范围的信息，包括哪个端口必须是低电压。

  4. 开漏总线：

    • 专门为开漏总线（如I2C）设计的电平转换芯片可支持SDA和SCL信号。

  5. 方向控制：

    • 有些转换器是单向的，但包含一个方向（DIR）引脚来控制数据流。
    • 其他转换器支持实时双向传输，通常配有OE（输出使能）引脚。

  6. 电压容忍度：

    • 某些芯片被标记为“5V容忍”（5VT），意味着它们可以在3.3V电源下接受5V信号而不会损坏。

差分信号转换

  • 在进行差分信号转换时，了解两端的VCC和Vbias非常重要。然而，这些信息在数据手册中并不总是清晰记录。
  • 在不确定的情况下，可以采用AC耦合方法，以避免风险，仅转换差分摆幅，并确保适当的终端匹配。

不明电压轨

  • 如果接收设备具有多个电压轨，确定用于输入的电压轨（例如ASIC时钟输入）可能会很棘手。有时，设备会生成内部电压轨，而不是依赖外部电压轨。

终端要求

  • 始终咨询数据手册以获取任何不寻常的终端要求。
  • 如果VCC与3.3V不同，终端电阻值可能需要根据标准图纸或参考资料进行调整。
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