一、PIN脚新建网络，删除PIN网络

1、新建网络

assign–>选择要赋予的网络定义（gnd）也可以新建一个–>点击PIN脚

2、删除PIN网络（dessign–>点击要删除网络的PIN）

二、差分走线电气规则设置

1、创建Xnet（无源器件的两端，不同网络，本质上为同一网络）

analyze–model assigment–ok–是

可将在原理图中将名字和其他元件区分，集中到一个属性里。选中–create model–ok

ok


3个电容，6个引脚，ok,
出现下图，则设置完毕

2、创建differ pair 创建差分对

3、创建MATCH GROUP 可以在右下角显示相差的长度。

三、将line属性改为cline

若要将top层的line改为BOTTOM层的cline，操作步骤如下
1、导出–>>SUB–Drawing，选中要更改的line, export。
2、打开.clp文件，将里边所有的

_clp_dbid = _clpDBCreatePath(_clp_path "ETCH/TOP" 'line _clp_sym _clpPl)

改为

_clp_dbid = _clpDBCreatePath(_clp_path "ETCH/BOTTOM" 'nil _clp_sym _clpPl)

3、PCB中导入SUB–Drawing，即刚刚修改的文件。

四、shape 不避让的问题解决

选择铜皮,右键，update shape (只有动态铜皮可以update ,静态铜皮是无法选择这个选项的)

1、

2、

五、Via at SMD thru的DRC解决

报错如图所示：把VIA打在了焊盘上出现的错误。

方法一：修改局部，单独编辑不出现DRC的焊盘属性。
点击edit -> properties ,选择要忽略DRC的PIN，Via_At_Smd_Thru -> True -> apply

方法二：使整板不报错
SETUP -> constraints -> modes,把Via at SMD pin的DRC识别关闭。

六、过孔/焊盘 和SHAPE铜皮的连接方式

链接: link

1、单独修改某一个或某几个过孔的连接方式：

edit->properties（或者使用shift+F2快捷键）
侧边栏find选中VIAS，
然后选中要修改的过孔，
Dyn_Thermal_Con_Type设置连接方式，此处选择的是十字连接。
Dyn_Fixed_Therm_Width设置连接线宽度，apply。

修改完成如下图：

2、修改整个PCB的过孔与shape 连接方式：

shape->Global Dynamic Parameters
如下弹窗，可修改参数

3、修改某一个shape的连接方式：

选中要修改的shape，
右击Parameters ,出现如下弹窗修改参数即可。

七、SAHPE不显示void

之前遇到过忘记怎么解决的，刚刚试了一下点击select shape，选择被挖空的那个网络铜皮之后，再双击几下，VOID就出现了，然后就可以编辑VOID了。
// 印象中之前的结论好像是：动态铜皮不显示VIOD，改成静态铜皮之后VIOD就出来了。

八、关于给焊盘的第二层挖空，void 无法删除的问题

1、改成static shape,选中要更改的 shape， to static .

2、后选择 shape-select shape or void/…

3、选择void 属性，点击空边框，选中要删除的void ,

4.删除（快捷键“3”）

但是经过上述操作删除之后，发现有DRC,并且当shape 改为动态铜皮时，还会自动更新。

结果时KEEPout限制，打开 keepout层删除。解决

PCB工程师需要输入件：

1、硬件工程师提供原理图，及器件规格型号
2、结构工程师提供外框图。

需要给PCB板厂提供的文件说明：

1、钻孔文件：
2、光绘文件：drill钻孔层，silk丝印层，sold开窗，past钢网层，铜皮层，
3、说明文档
若需要贴片，
4、位置文件
5、top、bottom贴片图
6、BOM表格

血泪

1、layout中途更新导入网表网表，切记要忽略电气规则，记一次更新网表，结果之前摆好的元件全部都没了，需要重新搞，自动保存也更新了。
导出网表中的setup—勾选

2、自动保存功能要打开。